Proof of concept of a hardware/Software co-design for accelerating decryption of 1-RTT QUIC packets

Abstract

QUIC is een relatief nieuw protocol in de transportlaag met als doel verbeteringen aan te brengen ten opzichte van TCP met TLS. De meeste implementaties zijn in userspace gemaakt. Dit maakt het protocol processorintensief en, op dit moment, trager dan TCP vanwege het kopiëren van data tussen user- en kernelspace. Deze masterproef analyseert mogelijke verbeteringen hiervoor door middel van toegewijde hardware voor de ontcijfering van 1-RTT QUIC pakketten. Een hardware/software co-design werd ontworpen voor het ontvangen van 1-RTT pakketten zonder extra datakopie. Een proof of concept werd praktisch geïmplementeerd op een FPGA. Het ontwerp detecteert eerst QUIC pakketten door middel van pakket-parsing, gevolgd door een connection ID lookup. Die opzoeking geeft een adres waarmee de sessiesleutels opgehaald worden. Daarna wordt de header ontcijferd aan de hand van het AES_128_ECB cipher en vervolgens wordt de payload ontcijferd en geauthenticeerd met behulp van de AEAD_AES_128_GCM cipher suite. De performantie van dit ontwerp werd vergeleken met software ontcijfering in de picoquic stack. Het ontcijferen van pakketten in hardware is 2 keer sneller dan in software met consumer grade hardware. De maximale netwerk throughput van de hardware is 2,7 Gbit/s. Die throughput houdt echter nog geen rekening met andere factoren zoals de datakopie. In toekomstig werk zou het proof of concept uitgebreid moeten worden en volledig geïntegreerd worden in een QUIC stack om een beter beeld van de performantiewinst te krijgen.